VHDL Design Units

context_clause:

library library_name {, library_name};

Diese Konstruktion ordnet eine Design Unit einer Library zu.

Entity context_clause 
entity name is 
  [generic (interface_konstante {;interface_konstante});] 
  [port (interface_signal {;interfache_signal);]; 
  {declaration} 
[begin 
  {statement}] 
end [entity_name];		 Die einzigen Statements, die erlaubt sind, sind Assertions, passive Prozeduraufrufe oder passive Prozesse.
Architecture context_clause 
architecture name of entity_name is 
  {declaration} 
begin 
  {statement} 
end [architecture_name];		 Erlaubte Statements sind Assertions, Component Instantiation, simple, conditional und selected Signal Zuweisungen, generate Statements, Prozeduraufrufe, Prozess-Statements.
Package context_clause 
package name is 
  {declaration} 
end [package_name];		 Alle Deklarationen außer Function Body, Procedure Body und Variablen Deklaration sind erlaubt. 
Statements sind nicht erlaubt.
Package Body context_clause 
package body package_name is 
  {declaration} 
end [package_name];		 Alle Arten von Deklarationen außer Variablen-Deklarationen sind erlaubt. 
Statements sind nicht erlaubt.
© Chris Hübsch 02.07.1997